除了先進製程之外，先進封裝也成為延續摩爾定律的關鍵技術，像是 2.5D、3D 和 Chiplets 等技術在近年來成為半導體產業的熱門議題。究竟，先進封裝是如何在延續摩爾定律上扮演關鍵角色？而 2.5D、3D 和 Chiplets 等封裝技術又有何特點？
人工智慧（AI）、車聯網、5G 等應用相繼興起，且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片；然而，隨著運算需求呈倍數成長，究竟要如何延續摩爾定律，成為半導體產業的一大挑戰。
晶片微縮愈加困難，異質整合由此而生
換言之，半導體先進製程紛紛邁入了 7 奈米、5 奈米，接著開始朝 3 奈米和 2 奈米邁進，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進製程的持續微縮與升級難度越來越高。
也因此，半導體產業除了持續發展先進製程之外，也「山不轉路轉」地開始找尋其他既能讓晶片維持小體積，同時又保有高效能的方式；而晶片的布局設計，遂成為延續摩爾定律的新解方，異質整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應運而生，同時成為 IC 晶片的創新動能。
▲ 異質整合成為實現小體積、高效能晶片的另一種方式。（Source：SEMI）
所謂的異質整合，廣義而言，就是將兩種不同的晶片，例如記憶體＋邏輯晶片、光電＋電子元件等，透過封裝、3D 堆疊等技術整合在一起。換句話說，將兩種不同製程、不同性質的晶片整合在一起，都可稱為是異質整合。
因為應用市場更加的多元，每項產品的成本、性能和目標族群都不同，因此所需的異質整合技術也不盡相同，市場分眾化趨勢逐漸浮現。為此，IC 代工、製造及半導體設備業者紛紛投入異質整合發展，2.5D、3D 封裝、Chiplets 等現今熱門的封裝技術，便是基於異質整合的想法，如雨後春筍般浮現。
2.5D 封裝有效降低晶片生產成本
過往要將晶片整合在一起，大多使用系統單封裝（System in a Package，SiP）技術，像是PiP（Package in Package）封裝、PoP（Package on Package）封裝等。然而，隨著智慧手機、AIoT 等應用，不僅需要更高的性能，還要保持小體積、低功耗，在這樣的情況下，必須想辦法將更多的晶片堆積起來使體積再縮小，因此，目前封裝技術除了原有的 SiP 之外，也紛紛朝向立體封裝技術發展。
立體封裝概略來說，意即直接使用矽晶圓製作的「矽中介板」（Silicon interposer），而不使用以往塑膠製作的「導線載板」，將數個功能不同的晶片，直接封裝成一個具更高效能的晶片。換言之，就是朝著晶片疊高的方式，在矽上面不斷疊加矽晶片，改善製程成本及物理限制，讓摩爾定律得以繼續實現。
而立體封裝較為人熟知的是 2.5D 與 3D 封裝，這邊先從 2.5D 封裝談起。所謂的 2.5D 封裝，主要的概念是將處理器、記憶體或是其他的晶片，並列排在矽中介板（Silicon Interposer）上，先經由微凸塊（Micro Bump）連結，讓矽中介板之內金屬線可連接不同晶片的電子訊號；接著再透過矽穿孔（TSV）來連結下方的金屬凸塊（Solder Bump），再經由導線載板連結外部金屬球，實現晶片、晶片與封裝基板之間更緊密的互連。
▲ 2.5D 和 3D 封裝是熱門的立體封裝技術。（Source：ANSYS）
目前為人所熟知的 2.5D 封裝技術，不外乎是台積電的 CoWoS。CoWoS 技術概念，簡單來說是先將半導體晶片（像是處理器、記憶體等），一同放在矽中介層上，再透過 Chip on Wafer（CoW）的封裝製程連接至底層基板上。換言之，也就是先將晶片通過 Chip on Wafer（CoW）的封裝製程連接至矽晶圓，再把 CoW 晶片與基板連接，整合成 CoWoS；利用這種封裝模式，使得多顆晶片可以封裝到一起，透過 Si Interposer 互聯，達到了封裝體積小，功耗低，引腳少的效果。
▲ 台積電 CoWos 封裝技術概念。（Source：台積電）
除了 CoWos 外，扇出型晶圓級封裝也可歸為 2.5D 封裝的一種方式。扇出型晶圓級封裝技術的原理，是從半導體裸晶的端點上，拉出需要的電路至重分布層（Redistribution Layer），進而形成封裝。因此不需封裝載板，不用打線（Wire）、凸塊（Bump），能夠降低 30% 的生產成本，也讓晶片更薄。同時也讓晶片面積減少許多，也可取代成本較高的直通矽晶穿孔，達到透過封裝技術整合不同元件功能的目標。
（首圖來源：NXP）
本文獲授權轉載自科技新報，原文出處: 【產業科普】先進封裝正夯，2.5D、3D 和 Chiplets 技術有何特點（上） Dylan
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